max_transition time 是指signal从一个逻辑到另一个逻辑中间net所用的时间,违例是节点电阻和电容的函数;

net上的transition time是其driving pin改变逻辑值所需要的最长的时间; 决定于上升时间和下降时间,这个约束是基于library给的信息,对于NLDM （非线性延迟模型）, 输出的transition time是输入的transition和输出负载的函数;

CMOS delay model: transition_time = drive R X load C NLDM : transition_time = 查表得到的transition time + interpolation\extrapolation;

你可以通过在driving gate 的输出添加buffer的方式来减少max_transition 的值;

如果你的设计使用了多种工艺库 有着不同的默认的max_transition time 那么综合工具会使用最小的值

不同的人对此有不同的看法: 比如你增加max_transition 的值 然后你的delay 就会增加,所以这也是为什么工艺库中必须表征这些延迟的原因;

power consumption(功耗)越来越成为VLSI中的一个重要的考虑; 每个人都想减少功耗,功耗主要包括两部分: Switching和leakage power; 考虑下图反相器:它由一个PMOS到VCC 一个NMOS到GND;

当输入为low PMOS是打开的晶体管,然后nchannel 是关闭的;它会导致电流从VCC到输出,输出是高电平; 当输入为high NMOS是开的,PMOS是关的,会导致GND到输出的通路,输出为低电平; 两种情况都没有从VCC到GND的通路(没有电流直接从VCC流到GND) However, 当从一种状态切换到另一种状态的时候,输入经过threshold region的时候,会导致nchannel和Pchannel同时打开,就会导致VCC到GND的电流;

这种电流如果持续时间过长则会是破坏性的, 而他的持续时间取决于输入在threshhold Regin的时间,如果这个transition time是大的意味着 逻辑的转换时间是创的,所以输入停留在threshold region的时间也是长的,也就意味着更大的power consumption; 所以库的characterization team必须对库中的所有单元或者单个单元设置max_transition time;

我们知道cell delay是input tran和output laod 的函数;如果input tran太大, cell daly就会根据库中表征也增大;

所以它会随着一个单元的工作频率而变化,由于这个参数是基于 rise/fall time 而rise/fall time是引脚负载电容进行充电放电所需要的时间

所以我想说的是max_transition也取决于满足时序的频率的大小,我们需要限制max_transition的大小或者interpolate the value,以便我们获得更小的单元延迟;

影响transition可以分成两大因素: 一是 input skew (input_transition) 一是输出的负载 (包括显得负载电容和扇出) 如果任何一个值超过了标准单元库中lookup table的限制,就会造成不准确,所以修复max_transition是不可避免的; 如果输入的skew太大,提高驱动的强度; 如果是输出负载太大,则加一些buffer;

如果有任何设计一致性的问题, 使用check_design 去验证他,它会列出所有的警告和错误信息; 默认checkdesign会把所有的警告列出来,可以使用-summary 选项或者-no_waring 选选项;

你还可以使用以下方法 去解决max_transition 的违例 通过增加book的驱动能力去提高电压摆辐或者通过将source gate更靠近sink gate的方式减少电容和电阻;

通过增加违例单元引脚的布线宽度,这会嫌少wire 的电阻来解决transition的违例;